Research activity information

• 2000 平成12年度情報処理学会山下記念研究所賞 （プラスチック・ハード・マクロ技術による低消費電力算術演算器）


• 1986 昭和62年度元岡賞（LISPマシン, PSI / マルチPSIの開発）

• Asymmetric slope dual mode differential logic circuit for compatibility of low-power and high-speed operations

  Masao Morimoto, Makoto Nagata, Kazuo Taki

  Apr. 2007, IEICE TRANSACTIONS ON ELECTRONICS, E90C(4) (4), 675 - 682, English

  Scientific journal


• Communication scheme for a highly collision-resistive RFID system

  Y Fukumizu, S Ohno, M Nagata, K Taki

  Feb. 2006, IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E89A(2) (2), 408 - 415, English

  Scientific journal


• Logic synthesis technique for high speed differential dynamic logic with asymmetric slope transition

  M Morimoto, Y Tanaka, M Nagata, K Taki

  Dec. 2005, IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E88A(12) (12), 3324 - 3331, English

  Scientific journal


• High-speed digital circuit design using differential logic with asymmetric signal transition

  M Morimoto, M Nagata, K Taki

  Oct. 2005, IEICE TRANSACTIONS ON ELECTRONICS, E88C(10) (10), 2001 - 2008, English

  Scientific journal


• A built-in technique for probing power supply and ground noise distribution within large-scale digital integrated circuits

  M Nagata, T Okumoto, K Taki

  Apr. 2005, IEEE JOURNAL OF SOLID-STATE CIRCUITS, 40(4) (4), 813 - 819, English

  Scientific journal


• A built-in technique for probing power-supply noise distribution within large-scale digital integrated circuits

  T Okumoto, M Nagata, K Taki

  2004, 2004 SYMPOSIUM ON VLSI CIRCUITS, DIGEST OF TECHNICAL PAPERS, 98 - 101, English

  International conference proceedings


• A Highly Collision Resistive RFID System

  Yohei Fukumizu, Shuji Ohno, Makoto Nagata, Kazuo Taki

  2003, Proc. of 5th Asia-Pacific Symposium on Information and Telecommunication Technologies (APSITT 2003), 223 - 228, English


• Synthesis and Layout of Circuits Combining CMOS/Pass Transistor Logic

  TAKATA Kengo, FUKUOKA Kazuki, FUJITA Katsuya, FUKUTOMI Hironobu, KUROKI Nobutaka, NUMA Masahiro, TAKI Kazuo, YAMAMOTO Keisuke

  We present an improved synthesis method for low power circuits combining CMOS and pass transistor logic (PTL) based on the previous method using decomposition graphs obtained as the result of simple disjunctive decomposition. The proposed method introduces a few techniques for sharing larger part of sub-circuits in a multi-output circuit. In addition, we have developed a standard cell library to evaluate our method based on the layout results using commercial layout tools. This cell library have been applied to the layout design of benchmark circuits, and we have evaluated the results. As the result, power dissipation has been reduced by 48% compared to CMOS, and by 7% to PTL, and by 7% to the previous method in average for 16 circuits.

  Information Processing Society of Japan (IPSJ), 2002, Transactions of Information Processing Society of Japan, 43(5) (5), 1357 - 1360, Japanese


• 局面解析を利用した排他制御緩和機構

  安永雅典, 鎌田十三郎, 八杉 昌宏, 瀧和男

  2002, 並列処理シンポジウムJSPP2002, 245 - 252, Japanese


• ディジタルAV機器向けGUIソフトウエア開発システム

  春名修介, 眞田紀男, 喜納久行, 角谷和俊, 瀧和男

  2001, 電子情報通信学会論文誌 D-I, J84-D-1(6) (6), 693 - 701, Japanese


• 共有メモリ型並列計算機におけるキャッシュを意識したオブジェクト内レイアウト法

  前田昌樹, 鎌田十三郎, 瀧和男

  2001, 並列処理シンポジウムJSPP2001, 149 - 156, Japanese


• プラスチック・ハードマクロ技術による低消費電力算術演算器

  瀧和男, 北村清志

  2001, 情報処理学会論文誌, 42(4) (4), 1023 - 1029, Japanese


• Low Power Consumption CMOS Digital Matched Filter - An Application Example of the Plastic Hard Macro TM Technology

  KITAMURA Kiyoshi, TAKI Kazuo, OGATA Toshiro, MURATA Yutaka

  A low power consumption Digital Matched Filter (DMF) was designed in 1,8[V] operation O.18μm CMOS technology. An 8-bit input 256-tap DMF showed O.38[mW/MHz] low power characteristics, that just fitted a portable phone use. Special features are the PN code shifting architecture, an application of the Plastic Hard Macro^TM IP, that is low energy-delay products arithmetic IPs, and clockhandling optimizations. The maximum operation frequency was just below 200MHz. A high layout density, 91k[gates/mm^2] was also attained.

  Information Processing Society of Japan (IPSJ), 2001, Transactions of Information Processing Society of Japan, 42(4) (4), 1016 - 1022, Japanese


• CMOS／パス・トランジスタ論理の混在による低消費電力回路の合成

  高田賢吾, 神野元彰, 黒木修隆, 沼昌宏, 瀧和男, 山本啓輔

  2001, 情報処理学会論文誌, 42(4) (4), 967 - 974, Japanese


• 低閾値NMOSを用いるパストランジスタ論理回路方式

  李副烈, 瀧和男

  2000, 情報処理学会論文誌, 41(4) (4), 908 - 914, Japanese


• 細粒度スレッド対応デバッガのポータブルな実装方式

  大西勇次, 鎌田十三郎, 瀧和男

  2000, 情報処理学会論文誌, 41(SIG2(PRO6)) (SIG2(PRO6)), 78 - 88, Japanese


• 実時間アニメーション生成向け離散事象シミュレーションの時刻管理手法

  吉川和宏, 浪原一洋, 正健太郎, 瀧和男

  1999, 並列処理シンポジウムJSPP'99, 167 - 174, Japanese


• 実時間三次元アニメーションシステムの並列オブジェクトモデルを用いた実現手法

  吉川和宏, 正健太郎, 瀧和男

  1999, 情報処理学会論文誌, 40(5) (5), 2183 - 2191, Japanese


• 適応的オブジェクトによる排他制御の実行時緩和

  江口重行, 八杉昌宏, 鎌田十三郎, 瀧和男

  1999, 情報処理学会論文誌, 40(5) (5), 2084 - 2092, Japanese


• 低消費電力CMOSセルライブラリの設計と評価

  李副烈, 瀧和男, 堀貴代秀, 村田豊

  1999, 情報処理学会論文誌, 40(4) (4), 1670 - 1678, Japanese


• BDD分割を用いたパス・トランジスタ論理の合成

  高田賢吾, 井上真一, 沼昌宏, 瀧和男, 平野浩太郎

  1999, 情報処理学会論文誌, 40(4) (4), 1557 - 1564, Japanese


• パストランジスタ論理による加算器の設計手法と設計事例

  李副烈, 瀧和男, 宇田研一郎, 北村清志

  1999, 情報処理学会論文誌, 40(4) (4), 1538 - 1546, Japanese


• 膜電位時定数の長いニューロンによるコインシデンスディテクタ

  木下航一, 藤田雄一, 瀧和男

  1999, 日本神経回路学会誌, 6(1) (1), 17 - 23, Japanese


• 適応的オブジェクトによる並列処理のボトルネック解消

  江口重行, 可児亜祐美, 八杉昌宏, 瀧和男

  1998, 並列処理シンポジウム JSPP'98, 111 - 118, Japanese


• 並列オブジェクトモデルを用いた実時間三次元アニメーション生成システムの実装

  吉川和広, 正健太郎, 松嶋祥文, 瀧和男

  1998, 並列処理シンポジウム JSPP'98, 98, 119 - 126, Japanese


• Test Generation for Stuck-On Faults in Pass-Transistor Logic SPL and Its DFT Circuits

  SHINOGI Tsuyoshi, HAYASHI Terumine, TAKI Kazuo

  LSIの低消費電力化のための回路構成方式であるパストランジスタ論理SPLが提案され, その有効性が明らかになってきている.本論文では, SPLにおけるパストランジスタのstuck-on故障を論理テストで検出するためのテスト生成法を述べる.まず, SPLの回路内部に正常回路と故障回路間の論理値差(Dまたは~D)を発生させるための手法を述べ, それを用いたテスト生成手続きを述べる.次に, 本手法のためにあらかじめ用意しておく, 故障時の論理値を求めるためのテーブルのサイズが爆発する問題に対する解決法を述べる.その後, 検出率向上のための, 面積オーバヘッドや速度オーバヘッドがともに極めて小さな検査容易化回路を提案する.最後に, ベンチマーク回路に適用し, 有効性を示す.

  The Institute of Electronics, Information and Communication Engineers, 1998, The Transactions of the Institute of Electronics,Information and Communication Engineers., J81-D-1(3) (3), 328 - 340, Japanese


• Test Generation for Stuck-On Fault in BDD-Based Pass-Transistor Logic SPL

  T.Shinogi, T.Hayashi, K.Taki

  1997, Proc. Sixth Asian Test Symposium (ATS'97), 16 - 21, English


• パストランジスタ論理に基づく低消費電力回路方式と設計事例

  瀧和男, 李副烈

  1997, 電子情報通信学会論文誌 A, J80-A(5) (5), 753 - 764, Japanese


• 温度並列シミュレーテッド・アニーリング法の巡回セールスマン問題への適用と実験的解析

  小西健三, 屋鋪正史, 瀧和男

  1997, 電子情報通信学会論文誌D―I, J80-D-1(2) (2), 127 - 136, Japanese


• 並列論理シミュレーション向きタイムワープ機構の効率的な実現手法

  松本幸則, 瀧和男

  1996, 情報処理学会論文誌, 37(4) (4), 654 - 665, Japanese


• 温度並列SA法のTSPへの適用と分散メモリ型並列計算機上での効率の良い実現手法

  小西健三, 屋敷正史, 瀧和男

  1996, 並列処理シンポジウムJSPP'96, 153 - 160, Japanese


• 温度並列シュミレーテッド・アニーリング法とその評価

  小西健三, 瀧和男, 木村宏一

  1995, 情報処理学会論文誌, 36(4) (4), 797 - 807, Japanese


• 並列オブジェクト指向言語mosaicとマルチワークステーション上の実装

  小倉毅, 瀧和男

  1994, 並列処理シンポジウム JSPP'94, 97 - 104, Japanese


• タイムワープ機構の新しい応用 ―並列無格子配線―

  松本幸則, 瀧和男

  1994, 情報処理学会論文誌, 35(4) (4), 666 - 676, Japanese


• タイムワープによる並列無格子配線システム

  松本幸則, 瀧和男

  1993, 並列処理シンポジウム JSPP'93, 323 - 330, Japanese


• マルチPSIにおける並列処理とその評価―小粒度高並列オブジェクトモデルに基づくパラダイムについて―

  瀧和男, 市吉伸行

  1992, 電子情報通信学会論文誌D―I, J75-D-1(8) (8), 723 - 739, Japanese


• Parallel Logic Simulator based on Time Warp and its Evolution

  Y.Matsumoto, K.Taki

  1992, Proc. of the International Conf. On Fifth Generation Computer Systems 1992, 1198 - 1206, English


• Parallel and Distributed Implementation of Concurrent Logic Programming Language KLl

  K.Hirata, R.Yamamoto, A.Imai, H.Kawi, K.Hirano, T.Takagi, K.Taki

  1992, Proc. of the International Conf. On Fifth Generation Computer Systems 1992, 436 - 459, English


• Parallel Inference Machine PIM

  K.Taki

  1992, Proc. of the International Conf. On Fifth Generation Computer Systems 1992, 50 - 72, English


• バーチャルタイムによる並列論理シミュレーション

  松本幸則, 瀧和男

  1992, 情報処理学会論文誌, 33(3) (3), 387 - 396, Japanese


• 並列オブジェクトモデルに基づくLSI配線プログラム

  伊達博, 大獄能久, 瀧和男

  1992, 情報処理学会論文誌, 33(3) (3), 378 - 386, Japanese


• A LOAD BALANCING MECHANISM FOR LARGE-SCALE MULTIPROCESSOR SYSTEMS AND ITS IMPLEMENTATION

  Y TAKEDA, H NAKASHIMA, K MASUDA, T CHIKAYAMA, K TAKI

  1990, NEW GENERATION COMPUTING, 7(2-3) (2-3), 179 - 195, English

  Scientific journal


• マルチPSIにおける接続ネットワークの試作と評価

  益田嘉直, 石塚裕一, 岩山洋明, 瀧和男, 杉野栄二

  1988, 情報処理学会論文誌, 29(10) (10), 995 - 1003, Japanese


• Evaluation of the Personal Sequential Inference Machine PSI -Execution Speed and Performance Analysis of the Hardware Components-

  NAKASHIMA HIROSHI, TAKI KAZUO, NAKAZIMA KATSUTO, MITSUISHI AKITOSHI

  個人利用型Prolog専用マシンPSIの評価を行った.実行速度に関する評価と Prologの高速実行向きに導入したキャッシュメモリ レジスタファイル 分崎ハードウェアの効果について PSIを改良 再設計する立場から測定し評価を加えた.処理速度は DEC-260上のDEC-10Prolog (コンパイラ版)と同等であることが確認されたが コンパイラによる最適化処理の容易なプログラムではDECが速く 複雑なユニフイケーションやバックトラックなどの動的処理の多いプログラムではPSIの方が速い傾向を持つ.キャッシュメモリについては ヒット率がオペレーティングシステムを除く応用プログラムで96%と高く Prologに対してキャッシュメモリが十分有効であること ストアイン(ライトバック)方式が効率的なこと 容量を8k語から削減できることが判明した.またメモリアクセスの発生頻度やreadとwriteの出現比率なども明らかとなった.レジスタファイノレについては マイクロ命令による直接アドレス指定の利用頻度が高いこと ベース相対指定などの方式は改良の余地があること 容量を1k語から削減可能なことが明らかとなった.分岐機能については タグ値にもとづく多方向分岐 条件分岐の高い出現比率が確率され Prologの高速実行向きハードウェアの最適化に関する指針が得られた.

  Information Processing Society of Japan (IPSJ), 1987, IPSJ Journal, 28(12) (12), 1298 - 1305, Japanese


• PSIへのコンパイラ向きProlog命令の試験実装と評価

  中島浩, 中島克人, 瀧和男

  1987, 情報処理学会論文誌, 28(10) (10), 1091 - 1095, Japanese


• Multi-PSIにおけるFlat GHCの実現方式

  宮崎敏彦, 瀧和男

  1986, Proc. of The Logic Programming Conf. '86, 83 - 92, Japanese


• パーソナル逐次型推論マシンPSＩのハードウェア設計

  瀧和男, 横田実, 山本明, 西川宏, 内田俊一

  1984, Proc. of The Logic Programming Conf. '84, 1 - 15, Japanese


• Performance Improvement of the LISP Machine by the Micro - code Object Generation Compiler

  KANEDA YUKIO, MAEKAWA SADAO, TAKI KAZUO

  高級言語マシンの研究の一環として開発したLISPマシンの性能についてはすでに報告している.本論文は LISPプログラムを直接マイクロコードにコンパイルするコンパイラの導入により得られる効率の向上について論じている.簡単なベンチマークプログラムを用いた評価によりインタプリタに比して 5?8倍の高速性が得られることが判明し直接マイクロコード生成形コンパイラがきわめて有効であることが判明した.

  Information Processing Society of Japan (IPSJ), 1982, IPSJ Journal, 23(1) (1), 96 - 99, Japanese


• Performance Improvement of the Experimental LISP Machine by the Compiler

  KANEDA YUKIO, KOBAYASHI YASUHIRO, MAEKAWA SADAO, TAKI KAZUO

  われわれはLISP プログラムの高速実行を目的としたLISPマシンの開発を行いインタプリタの高性能性を示したが 本論文ではコンパイラの設計とその性能に焦点を合わせて報告する.本システムはマイクロプログラム制御であるためいわゆる機械語命令は持っていない.ここでは機械語命令に対応した中間言語命令を設定し それを目的コードとして出力するコンパイラを作成した.中間言語命令は基本的には7種類で 関数呼び出しのためのcall return処理命令やスタック操作命令が中心となっている.コンパイルされたプログラムのLISPマシン上での実行時間を第2回LISP コンテストに出題されたプログラムを用いて測定したが 超大形磯上でのLISP コンパイラの出力コードの実行時間にほぼ匹敵しその高性能性が実証された.またインタプリタによる実行時間とコンパイルコードの実行時間比はほぼ1:1.5?1:3程度であり ほかのシステムに見られるような大幅な改善は望めないことが判明した.

  Information Processing Society of Japan (IPSJ), 1981, IPSJ Journal, 22(2) (2), 114 - 120, Japanese


• LISPマシンの試作 一インタプリタの構造とシステムの評価―

  瀧和男, 金田悠紀夫, 前川禎男

  1979, 情報処理学会論文誌, 20(6) (6), 487 - 493, Japanese


• LISPマシンの試作 ―アーキテクチャとLISP言語の仕様―

  瀧和男, 金田悠紀夫, 前川禎男

  1979, 情報処理学会論文誌, 20(6) (6), 481 - 486, Japanese

• A GUI software design model and its runtime architecture for digital AV applications

  S. Haruna, N. Sanada, H. Kinoh, K. Sumiya, K. Taki

  Institute of Electrical and Electronics Engineers Inc., 2000, Proceedings - International Symposium on Multimedia Software Engineering, 347-351, 347 - 351, English


• A 16-bit redundant binary multiplier using low-power pass-transistor logic SPL

  Hirofumi Sakamoto, Ken'ichiro Uda, Bu-Yeol Lee, Hiroyuki Ochi, Kazao Taki, Takao Tsuda

  2000, Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC, 33 - 34, English


• Low Power Pass-Transistor Logic and Application Examples

  1997, Trans. Inst. Electronics, Information and Communication Engineers - [J80-A/5,753-764]


• An Application of Temperature Parallel Simulated Annealing to the Traveling Salesman Problem and Its Experimental Analysis

  1997, Trans. Inst. Electronics, Information and Communication Engineers - [J80-D-I/2,127-136]


• An Application of Temperature Parallel Simulated Annealing to the Traveling Salesman Problem and Its Efficient Implementation on the Distributed Memory Parallel Mechine

  1996, Parallel Processing Simposium JSPP'96 - [/,153]


• An Efficient Implementation Method of the Time Warp Mechanism for Parallel Logic Simulation

  1996, Trans. Information Processing Society of Japan - [37/4,654]


• Temperature Parallel Simulated Annealing Algorithm and Its Evaluation

  1995, Trans. Information Processing Society of Japan - [36/4,797]


• A New Application of the Time Warp Mechanism -To Parallel Gridless Routing-

  1994, Trans Information Processing Society of Japan - [35/4,666]


• A Concurrent Object-Oriented Language "mosaic" and its implementation on the "Multi-Workstatios"

  1994, Parallel Processing Simposium JSPP'94 - [/,97]


• Parallel Gridless Router Using Time Warp

  1993, Parallel Processing Simposium JSPP'93 - [323]


• A Parallel Lookahead Line Search Router with Automatic Ripup-and-reroute.

  1993, European Desigu Automation Conference - [117]


• Adaptive Time-Ceiling for Efficient Parallel Discrete Event Simulation

  1993, Western Multi-Conference on Computer Simulation - [101]


• Parallel Processing in The Fifth Generation Computer Systems

  1993, KYORITSU SHUPPAN CO. , LTD.


• Parallel Logic Simulation on a Distributed Memory Machine

  1992, European Desigu Automation Conference - [/,76]


• Parallel and Distributed Implementation of Concurrent Logic Programming Language KL1

  1992, International Conference on Fifth Generation Computer Systems FGCS'92 - [/,436]


• Parallel Logic Simulator based on Time Warp and its Evaluation

  1992, International Conference on Fifth Generation Computer Systems FGCS'92 - [/,1198]


• Experimental Parallel Inference Software

  1992, International Conference on Fifth Generation Computer Systems FGCS'92 - [/,166]


• A Parallel LSI Router Based on the Concurrent Objects Model

  1992, Trans. Information Processing Society of Japan - [33/3,378]


• Parallel Logic Simulation Based on Virtual Time

  1992, Trans. Information Processing Society of Japan - [33/3,387]


• Parallel Inference Machine PIM (International Conference on Fifth Generation Computer Systems FGCS'92 - [50])

  1992


• Parallel Processing on the Multi-PSI and its Evaluation

  1992, Trans. Inst. Electronics, Information and Communication Engineers - [J75-D-1/8,723]


• マルチＰＳＩにおける並列処理とその評価

  1992, 電子情報通信学会論文誌Ｄ－Ｉ － [Ｊ７５－Ｄ－１／８,７２３]


• A Load Balacing Mechanism for Large Scale Multiprocessor Systems and Its Implementation

  1990, New Generation Computing - [7/2-3,179]


• A Multi-Level Load Balancing Scheme for OR-Parallel Exhaustive Search Programs on the Multi-PSI

  1990, ACM SIGPLAN Symposium on Principles and Practice of Parallel Programming - [50]


• Debug and Maintenance Functions for the Multi-PSI

  1989, Parallel Processing Simposium JSPP'89 - [/,351]


• The Parallel Software Research and Development Tool : Multi-PSI

  1988, Programming of Future Generation Computers I, North-Holland - [365]


• Network Hardware and Evaluation of the Multi-PSI System

  1988, Trans. Information Processing Society of Japan - [29/10,995]


• Performance and architectural evaluation of the PSI machine

  Kazuo Taki, Katzuto Nakajima, Hiroshi Nakashima, Morihiro Ikeda

  01 Oct. 1987, ACM SIGPLAN Notices, 22(10) (10), 128 - 135, English


• A Distributed Implementation of Flat GHC on the Multi-PSI

  1987, 4th International Conf on Logic Programming, ICLP - [/,271]


• An Experimental Implementation of a Compiler Target Prolog Instruction Set for the PSI Machine and Its Evaluation

  1987, Trans. Information Processing Society of Japan - [28/10,1091], 28(10/1091) (10/1091)


• Evalution of the Personal Sequential Inverence Machine PSI

  1987, Trans. Information Processing Society of Japan - [28/12,1298]


• An Implementation Scheme of Flat GHC on the Multi-PSI

  1986, The Logic Programming Congerence '86 - [/,83]


• Hardware Design and Implementation of the Personal Sequential Inference Machine (PSI)

  1984, International Conference on Fifth Generation Computer Systems FGCS'84 - [/,398]


• The Design and Implementation of a Personal Sequential Inference Machine PSI

  1983, New Generation Computing - [1/2,125]


• Performance Improvement of the LISP Machine by the Micro-code Object Generation Conpiler

  1982, Trans. Information Processing Society of Japan - [23/1,96], 23(1/96) (1/96)


• Performance Improvement of the Experimental LISP Machine

  1981, (Trans. Information Processing Society of Japan - [22/2,114]), 22(2/114) (2/114)


• The Experimental LISP Machine

  1979, Trans. Information Processing Society of Japan - [20/6,481], 20(6/481) (6/481)


• 0utline of thePersonal SequentialInference Machine PSI.

  New GenerationComputing, Vol. 1，No.1


• A Micro ProgrammedInterpreter for thePersonal Sequential Inference Machine.

  Proc. of theInternational Conf. on Fifth Generation Computer Systems 1984


• Preliminary Evaluation of theConnection Network forthe Multi-PSI System.

  Proc. of EuropeanConf. on ArtificialIntelligence 1988.


• Measurements and Evaluation for theMulti-PSI/V1 System - A study of Inter-PECommunication versusSystem Performance –

  Programming of FutureGeneration ComputersII. North-Holland.


• The FGCS Computing Architecture.

  Proc. of the IFIP Congress of Information Processing '89.


• Time-homogeneous Parallel Annealing Algorithm.

  Proc. on The 13th IMACS World Congress on Computation and Applied Mathematics.


• Test Generation for Stuck-On Faults in BDD-Based Pass-Transistor Logic SPL.

  In Proc. Sixth Asian Test Symposium (ATS'97)


• Eliminating Bottlenecks on Parallel Systems using Adaptive Objects

  In Proc. of International Conference on Parallel Architectures and Compilation Techniques, 80-87


• A Synthesis Technique for Pass Transistor Logic Based on Sliced BDD

  In Proc. of Synthesis And System Integration of MIxed Technologies, 115-121


• Super Low Power 8-bit CPU with Pass-Transistor Logic

  In proc. of the Asia South Pacific Design Automation Conference '97(ASP-DAC'97) - [/,663-664]


• A Logic Synthesis System for the Pass-Transistor Logic SPL

  In proc. of The Sixth Workshop on Synthesis and System Integration of MIxed Technologies(SASIMI'96) - [/,32-39]

• IEEE


• 電子情報通信学会


• 情報処理学会